在过去的几十年里，电子芯片在商业设备中的集成有了显著的发展，工程师们设计了各种集成策略和解决方案。最初，计算机包含一个中央处理器或中央处理单元(CPU)，通过称为前端总线(FSB)接口的传统通信途径与内存单元和其他组件连接。
然而，技术的进步使得新的集成电路(IC)架构的发展依赖于多个芯片和更复杂的电子元件。英特尔公司在这些发展中发挥了至关重要的作用，为设计具有多个封装小芯片的系统引入了新的架构和规范。
英特尔圣克拉拉公司的研究人员最近概述了进一步提高遵循通用芯片互连快速(UCIe)开发的系统性能的新愿景，通用芯片互连快速(UCIe)是一种规范，用于标准化现代系统级封装(SiP)中多功能芯片之间的连接。他们提出的方法发表在《自然电子》杂志的一篇论文中，需要降低这些电路的频率，以提高它们的功率效率和性能。
“我们一直在推动多代技术，如PCI-Express、CXL和UCIe，”英特尔公司内存和I/O技术、数据平台和人工智能集团的高级研究员兼联席总经理Debendra Das Sharma博士告诉Tech Xplore。“在UCIe的背景下，在完成UCIe 1.0之后，我们一直在研究如何提供另一个或两个以上的性能，理想情况下每比特功耗降低一个数量级，以满足对节能性能的永不满足的需求。”
硅和封装技术的进步为减小电路板内连接单个芯片的凸点之间的间距(也称为凸点间距)开辟了新的可能性。Das Sharma博士和他的合作者研究的主要目的是探索策略，使研究人员能够进一步提高系统的性能和功率效率，因为这些碰撞间距在封装互连中不断减少。
“包括3D在内的先进封装的趋势是减少凹凸间距，”达斯·夏尔马博士说。凸起间距是连接两个小芯片的两个凸起之间的最小距离。所以，这意味着随着碰撞间距的减小，我们在两个小芯片之间得到了更多的电线。主要由外部互连产生的自然趋势是将频率推高。然而，在这种情况下，由于电线数量增加，我们需要降低频率以使电路适合并获得更低的功率。”
作为他们研究的一部分，达斯·夏尔马博士和他的同事们进行了分析，以进一步探索减少基于封装芯片的系统中的频率的影响。他们发现，与传统的芯片连接接口相反，随着凹凸互连间距的减少，与ucie对齐的技术明显受益于频率的降低。
具体来说，频率的降低可以提高系统的功率效率和整体性能。总的来说，这篇最近的论文因此确定了一种新的有价值的方法，可以促进具有互连电路的系统的未来发展，因为它们的底层架构进一步发展。
达斯·夏尔马博士补充说:“我们希望整个行业都能从我们的标准化工作中受益，就像我们过去影响行业标准规范所做的那样。”“就我个人而言，我现在计划继续努力发展行业标准互连，如UCIe, CXL, PCIe，就像我过去20多年所做的那样。在小婴儿和UCIe的背景下，旅程才刚刚开始，我对我们面前的机会感到兴奋。”
更多信息:Debendra Das Sharma等人，高性能，节能三维系统级封装设计与通用芯片互连，自然电子(2024)。期刊信息:Nature Electronics
?2024 Science X Network
引用:英特尔介绍了提高功耗效率的方法，封装芯片生态系统的可靠性(2024年3月13日)检索自2024年3月13日https://techxplore.com/news/2024-03-intel-approach-boost-power-efficiency.html本文档
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